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FIFO
- verilog开发的FIFO，经过验证，有完整版本的测试程序，经典之作-Verilog development FIFO, after verification, a complete version of the test procedure, classic
CPU2
- 利用VHDL编写的简单CPU程序，能进行简单的加减运算，有运算结果截图的-VHDL prepared using simple procedures CPU can perform simple addition and subtraction calculations, the results have a screenshot of computing
XilinxVerilogHDL_LCD
- Xilinx VerilogHDL_LCD驱动程序的源代码-Xilinx VerilogHDL_LCD driver source code
DTXS
- Verilog HDL编写的四位数码管动态显示程序,外围电路用CPLD来实现-Verilog HDL, prepared by four digital tube dynamic display procedures, the external circuit with CPLD to realize
sdram_0
- SDRAM的Verilog HDL程序，适合DE2开发板，和TRDB-LCM显示器，很好哦-SDRAM procedures of the Verilog HDL for DE2 development board, and TRDB-LCM display, oh well
TOUBIYINLIAO
- verilog HDL自动投币售饮料机程序，分一元和五毛，有找零功能。-verilog HDL automatic coin machine beverage sale procedures, sub-one dollar and fifty cents, and give change function.
UART_send
- Verilog HDL 串口发送程序，在ACTEL Fusion FPGA上实验成功 ，和大家一起分享！^_^-Verilog HDL send serial procedures, ACTEL Fusion FPGA in the success of the experiment, and share with everyone! ^ _ ^
VerilogHDLSource
- Verilog HDL程序设计教程配套源码-Verilog HDL Design Tutorial matching source
compiler
- 对任意给定的文法G 构造LR(1) 项目集规范族，其中要实现CLOSURE(I)、GO(I,X)、FIRST 集合等。在此基础上， 构造了LR（1）分析表。然后对输入的句子进行语法分析，给出接受或出错报告。 程序采用文件输入输出方式。其中包括两个输入文件：文法grammar.txt，以及 输入串input.txt；两个输出文件：项目集items.txt 和文法的LR(1)分析表 action_table.txt。由于
source
- 《Verilog HDL程序设计教程》源代码
DDS1024
- 实现DDS频率可调得VHDL程序，频率步进为1KHZ。包括源程序与仿真程序。-DDS frequency adjustable must realize VHDL procedures, the frequency step for 1KHZ. Including source code and simulation procedures.
BCDconv
- BCD编码的Verilog HDL程序，能够实现BCD编码与卷积码。-BCD-coded Verilog HDL procedures, to achieve BCD encoding and convolutional codes.
flowled
- FPGA开发入门的Verilog HDL程序---流水灯,真实可用，验证通过，工程环境为Altera Quartus -FPGA development of Verilog HDL entry procedures- water lights, the real available, authentication is passed, the project environment for Altera Quartus
uart_v11
- uart串口的vhdl语言程序。本人调试过 ，非常好用-serial UART VHDL Language Program. I debug, and very easy to use
magnetic_stepping_motor_control_system
- 步进电机位置系统 步进电机位置系统block symbol file 步进电机位置系统的Verilog HDL程序设计 已编译通过-Stepper motor stepper motor position location system system block symbol file location stepper motor system Verilog HDL program design has been comp
KEY
- 2乘8按键扫描程序 4个IO口 74LS164串行数据端 时钟端 两个普通IO口-2 x 8 keypad scanner 4 IO I 74LS164 serial data clock terminal end of two common IO port
VerilogHDL
- 王金明：《Verilog HDL 程序设计教程》程序-Wang Jinming:
cpld11245
- 主要介绍了等精度频率测量原理，该原理具有在整个测试频段内保持高精度频率 测量的优点 同时在该原理基础上，采用了Verilog HDL语言设计了高速的等精度测频 模块，并且利用EDA开发平台QUARTUS11 3 .0对CPLD芯片进行写人，实现了计数等 主要逻辑功能 还使用C语言设计了该等精度频率计的主控程序以提高测量精度。本设 计实现了对频率变化范围较大的信号进行频率测量，能够满足高速度、高精度的测频要 求。-In
Serial
- FPGA与PC串口通信的Verilog HDL 程序-FPGA and the PC serial communication procedures Verilog HDL
VGA-VerilogHDL
- 用Verilog HDL编写的VGA显示驱动程序-Verilog HDL prepared with VGA display driver