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串并转换
- 用汇编写的串并转换程序，在masm 下调试-was compiled using the conversion and string, can debug
verilog实现串并转换模块
- verilog实现串并转换模块
verilog实现串并转换
- verilog实现串并转换的源代码
基于FPGA的串并转换程序
- 基于FPGA的串并转换程序，8位并行。调试仿真成功，内附仿真波形文件
verilog vhdl编写的串并转换
- verilog vhdl编写的串并转换
pn_code
- 系数为4的扰码生成器，并每四位扰码产生一个触发串并转换的触发信号，可用于4b/5b编码的触发信号。verilog程序，带test程序-coefficient of the four scrambler generator, and every four scrambler have triggered a string conversion and the trigger signal can be used to trigger 4b
串并转换
- 用汇编写的串并转换程序，在masm 下调试-was compiled using the conversion and string, can debug
s_pandp_s
- 用VHDL编写的并串转换和串并转换实例，希望对您有所帮助，其中输入数据是时钟的16倍-prepared using VHDL and string conversion and string conversion and examples, and I hope to help you, the input data which is 16 times the clock
chuanxingzhuanhaunbingxing
- 通过多通道串-并转换器将多个同步串行数据流转换为并行数据-through multi-channel serial-to-parallel converter multiple synchronous serial data streams converted to parallel data
u-uart
- 一个可综合的串并转换接口verilog源代码-a comprehensive series of conversion and interface Verilog source code
S2P_xapp194
- VHDL，verilog串并转换源程序 Xilinx公司参考资料-VHDL, verilog Series and conversion company Xilinx reference source
SPtransform
- Verilog HDL编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。-Verilog HDL Series and the preparation of the conversion. I used iout types. Includes source and test papers. Modsim compiler used.
IIS2BT656
- 本程序功能为将音频的IIS数据插入bt656数据中一起传输。在程序中，sdata并不从外界输入，而是由内部的一个16位的counter并串转换产生，以此来检测程序在串并转换sdata时是否有遗漏。 本程序并未经过实测，但ModelSim的仿真结果正确。-this program will function as audio data into IIS bt656 together data transmission. In the
LPC2100_LCD_PORT
- 本文分别以GPI0口直接连接、串并转换连接、CPLD分部连接三种方法阐述了无外部总线的Philips ARM微控制器LPC2l0X与点阵图形液晶显示器的接口设计,并给出了硬件电路框图和主要程序。-paper were directly connected GPI0 mouth, and string conversion connectivity, CPLD Division linking the three methods desc
ofdmproj_matlab
- 这是一个matlab程序，其中包括初始化程序，QAM程序，OFDM主程序，以及发送接受，串并转换等各部分的说明，各个部分一目了然。-This is a Matlab procedures, including the initialization procedures, QAM procedures, OFDM main program, and this acceptance, and series such as the conve
chuanbingzhuanhuan
- VHDL代码，仿真通过，变异可以，下载变成文件，但需要修改，串并转换-VHDL code, through simulation, the variation can be downloaded into a document, but need to change, and change series
chuanbing
- 串并转换源代码．串 并转换源代码．-String and convert the source code. String and convert the source code.
tiaozhijietiao
- QPSK详细的调制解调程序。包括串并转换，判决等等。-QPSK modulation and demodulation process in detail. Including SERDES, judgments and so on.
Mov9
- 本工程实现的是9位义位与串并变换模块 具体工作过程是： 在时钟CLK的上升沿触发下，从inp端输入接收m序列，按顺序inp->A9->A8->...->A0进行意味，同时把A9，A8，...A0的输出分别给B9，B8，B7,...从而完成串并转换的功能。Q端的信号取自A0的输出短，作为一位4位后的串行m序列信号。 clk为输入时钟信号；inp为接收序列信号输入；Q为串行序列输出；B0~B3