搜索资源列表
SPI-SourceCode
- SPI Serial Peripheral Interface WISHBONE Controller SourceCode
wb_uart_latest.tar
- 实现一个一16750/16550 UART。该UART内核是完全基于另一个OpenCores的项目：UART_16750塞巴斯蒂安维特。 请找到有关于UART内核的文档。 该接口是现在有8位Wishbone总线兼容。 随着GHDL模拟器只需运行： ./ghdl_uart.bat 使用任何其他模拟器，开始模拟以下perl脚本必须运行之前： uart_test_stim.pl> FILENAME.T
openmips
- 一个开源mips处理器verilog 源码-wishbone interface wishbone interface
draw_wishbone
- draws a car with a double wishbone suspension geometry
ima_adpcm_encoder_latest.tar
- This project features a full-hardware sound compressor using the well known algorithm: IMA ADPCM. The core acts as a slave WISHBONE device. The output is perfectly compatible with any sound player with the IM
gpio-master
- 基于WISHBONE总线接口的GPIO模块verilog代码实现，包含详细GPIO定义文档，testbench，RTL仿真与综合环境-WISHBONE interface to GPIO verilog code, GPIO define, RTL sim, syn
uart16550_latest.tar
- UART16550是16550兼容的UART核心（主要）。 总线接口是WISHBONE SoC总线启。B. 所有功能的标准选择16550 UART：FIFO的基础操作，要求和其他中断。 数据表可以下载从CVS树随着源代码-uart16550 is a 16550 compatible (mostly) UART core. The bus interface is WISHBONE SoC bus Rev. B.
graphicallcd_latest.tar
- 这个核心用于向图形LCD提供符合叉骨的接口。 目前它支持基于KS0108B控制器的Crystalfontz CFAG12864系列。 -This core is used to provide a wishbone compliant interface to a graphical LCD. Currently it supports the Crystalfontz CFAG12864 family which is based
4NandFlash.tar
- nandflash接口的verilog代码，用verilog编写，片上系统SOC源代码分析的nandflash接口代码，总线是wishbone-Nandflash u63A5 u53E3 u7684verilog u4EE3 u7801 uFF0C u7528verilog u7F16 u5199 uFF0C u7247 u4E0A u7CFB u7EDFSOC u6E90 u4EE3 u7801 u
5SDRAM.tar
- SRAM接口的verilog代码，用verilog编写，片上系统SOC源代码分析的SRAM接口代码，总线是wishbone-SRAM u63A5 u53E3 u7684verilog u4EE3 u7801 uFF0C u7528verilog u7F16 u5199 uFF0C u7247 u4E0A u7CFB u7EDFSOC u6E90 u4EE3 u7801 u5206 u6790 u7
6IIS.tar
- IIS接口的verilog代码，用verilog编写，片上系统SOC源代码分析的IIS接口代码，总线是wishbone-IIS interface verilog code
wishbone_vip
- WISHBONE VIP IN system verilog
sdram_16bit_latest.tar
- 这个IP核是一个小型的，简单的SDRAM控制器，用于为16位SDRAM芯片提供32位流水线的二叉树接口。 当访问开放行时，读写可以流水线实现完整的SDRAM总线利用率，但是读写之间的切换需要几个周期。(This IP core is that of a small, simple SDRAM controller used to provide a 32-bit pipelined Wishbone interface to a 16
i2c_wb_wrapper_latest.tar
- I2C Controller Wishbone Wrapper
ahb2wishbone_latest.tar
- AHB to wishbone bridge verilog
eetop.cn_spi.tar
- 基于wishbone总线的SPI主设备代码(spi master based on wishbone bus)
dma_rtl
- 该代码实现了一个基于Wishbone总线协议的DMA控制器，由于SOC可集成的模块越来越多，本文设计的DMAC包含了31个可编程的DMA通道，能够处理多个DMA传输请求。由于数据在Wishbone总线上传输，在总线接口方面，本文设计的DMAC提供了两个既可以作为主机接口又可以作为从机接口的Wishbone接口。当有多个外设同时发出DMA请求时，本文设计的DMAC采用循环优先级和动态优先级相结合的方式，实现了通道仲裁器二级仲裁的功能。为了
wishbone_to_axi4
- wishbone to axi4 converter