[VHDL编程] Bayer2RGB

说明：Bayer 转RGB Verilog代码实现。。5*5 窗口。在工程中应用的(Bayer to RGB Verilog code implementation. 5*5 window. Applied in Engineering)
<Andy1123> 在 2025-06-23 上传 | 大小：14.35mb | 下载：0

[VHDL编程] WhiteBalance_10bit

说明：模块功能：通过白平衡消除由光照带来色差（绿雾） 模块输入：亮度增益输出R,G,B三通道像素值（double） 模块输出：白平衡后R,G,B三通道像素值（double）(Module function: to eliminate chromatic aberration (green fog) caused by illumination through white balance. Module input: brightness gain output R, G, B three c
<Andy1123> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_rx

说明：Verilog实现的RS232发送和接收程序，有完成的verilog代码，testbench等。(UART send and receive verilog code, including verilog source code, testbench etc.)
<66778899> 在 2025-06-23 上传 | 大小：442kb | 下载：0

[VHDL编程] 基于GMＲ-1系统下行链路的π_4-CQPSK解调方法

说明：pi4 qpsk的付费论文，讲述FPGA实现的，非常值得学习(Pi4 QPSK's paid papers will be very useful for FPGA.)
<Haiton> 在 2025-06-23 上传 | 大小：504kb | 下载：0

[VHDL编程] Eagle_DataSheet_v1.9 - EG4X20BG256.pdf

说明：Eagle DataSheet v1.9 - EG4X20BG256
<rotzeimer> 在 2025-06-23 上传 | 大小：3.48mb | 下载：0

[VHDL编程] CIC

说明：包括地址产生单元、数据查询单元（可以重新初始化rom中的数据，由matlab产生.coe文件替换）、积分单元、抽取单元、梳状滤波单元，对于初学者很有帮助(Including address generation unit, data query unit (data can be re-initialized in rom, generated by matlab. COE file replacement), integration unit, extraction unit, comb fi
<午后河流> 在 2025-06-23 上传 | 大小：5kb | 下载：0

[VHDL编程] Verilog_Single_Cycle_CPU_check

说明：用verilog写的一个单周期cpu，用于计组实验(A single cycle CPU written in Verilog for group experiment.)
<RogerBryant> 在 2025-06-23 上传 | 大小：9kb | 下载：0

[VHDL编程] wallace_multiplier

说明：华莱士树乘法器，运用了华莱士树状结构和布斯算法，提高了速度(The Wallace tree multiplier uses the Wallace tree structure and the Buss algorithm to increase speed)
<力力力123> 在 2025-06-23 上传 | 大小：4kb | 下载：0

[VHDL编程] TR4_GPIO1_D8M

说明：友晶科技的TR4的开发板，接上D8M摄像头的程序 输出的是MIPI解码后的10位数据 内带signaltap仿真结果和连接图(The development board of TR4, the D8M camera program. The output is the 10 bit data after MIPI decoding. include signaltap simulation results and connection diagrams)
<xttttttT> 在 2025-06-23 上传 | 大小：27.49mb | 下载：0

[VHDL编程] systemverilog+assertions应用指南

说明：system verilog assertion介绍(system verilog assertion introduction)
<foreverleej> 在 2025-06-23 上传 | 大小：1.23mb | 下载：0

[VHDL编程] teacher_uart

说明：由verilog编写的uart收发模块，能够在串口助手发送字符，并在数码管上显示，开发板为basys3 内置约束文件(The UART transceiver module written by Verilog can send characters to serial assistant and display them on the digital tube. the development board is built-in constraint file of basys3)
<abc1997> 在 2025-06-23 上传 | 大小：1.84mb | 下载：0

[VHDL编程] DDR_sdram

说明：文件里有DDR3/DDR4 sram的verliog模型，而且具有DDR4参考书(The document has a verliog model of DDR3/DDR4 SRAM, and it has DDR4 reference books.)
<maxw123456789> 在 2025-06-23 上传 | 大小：4.71mb | 下载：0