[VHDL编程] diantiyunxing

说明：能够实现电梯的基本运行功能，其中分为四个模块分开实现。-To achieve the basic operation of the elevator function, which is divided into four modules are implemented separately.
<肖秀秀> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] verilog-som

说明：基于fpga的自适应神经网络算法-Fpga-based adaptive neural network algorithm
<nick> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] qiang-da-qi

说明：VerilogHDL 语言实现的四路抢答器-VerilogHDL language Quad Responder
<钱门振> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] stoto

说明：通过选通可以分别实现四个5位数据的简单逻辑运算和数学运算-Gating can be achieved through four five data were simple logic operations and math
<申离壁> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] DCT

说明：Discrete Cosign Transform(DCT) Verilog Source Code
<scpark> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] sdram_verilog

说明：基于verilog语言的SDRAM控制器-SDRAM controller based on verilog language
<黄易> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] vendingmachinesource

说明：vendigmachine vhdl 5files component
<micky> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDL

说明：用Verilog语言编写的基于Alter公司FPGA学习版的小程序-Verilog language Alter' s FPGA-based applet Learning Edition
<xfx> 在 2025-06-17 上传 | 大小：6kb | 下载：3

[VHDL编程] 8

说明：VHDL实验的程序，数字时钟，进行分秒计时，用数码管显示-VHDL experimental procedures, digital clock, for every minute timer with digital display
<songrq> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] 7

说明：VHDL实验程序，关于数码管的动态显示，非常有用-VHDL experimental procedures on digital tube dynamic display, very useful
<songrq> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] RC_Engine

说明：用Verilog實現的推薦系統, 用於片上系統設計-It is the Verilog source code for recommendation system. It can be used in SoC design.
<iii ggg> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] source

说明：Single Channel LVDS Tx - Source Code-Single Channel LVDS Tx- Source Code
<gtkenspeed> 在 2025-06-17 上传 | 大小：6kb | 下载：2