[VHDL编程] motorcontrolabc

说明：基于CycloneEPC8240FPGA的直流电机控制程序，实现了电机的闭环控制，调挡，正反转。-DC motor control based on CycloneEPC8240FPGA procedures to achieve closed-loop motor control, tone block, positive.
<bank> 在 2025-06-22 上传 | 大小：1.09mb | 下载：0

[VHDL编程] 68013-FIfo

说明：cy68013开发资料，上位机、固件和FPGA读写，如有什么问题可以QQ我，共同探讨，QQ:29077181-CY68013 code
<张伟锋> 在 2025-06-22 上传 | 大小：17.36mb | 下载：0

[VHDL编程] xsoc

说明：Xilinx soc 源代码，是一个简单CPU的源代码！-xsoc code and document!
<xiyoulhj> 在 2025-06-22 上传 | 大小：11mb | 下载：0

[VHDL编程] ps_ms

说明：在PS2-MS接口上接上PS2鼠标，当设计文件加载到目标器件后，在数码管上显示鼠标的座标值，移动鼠标座标值会发生改变。按复位键座标值回到起始座标。-In der PS2-MS-Interface mit dem PS2-Maus, wenn die Design-Datei in das Zielgerä t geladen wird, die digitale Rö hre die Maus-Koordinaten anzuzeigen, bewegen Sie die Mau
<刘渝> 在 2025-06-22 上传 | 大小：137kb | 下载：0

[VHDL编程] wave

说明：当设计文件加载到目标器件后，按下按键开关模块的S8按键，在输出观测模块通过示波器可能观测到一个频率约为1KHZ、占空比为50 的矩形波。按下S1键或者S2键，这个矩形波的频率会发生相应的增加或者减少。按下S3键或者S4键，这个矩形波的占空比会相应的增加或减少。-Wenn die Design-Datei in das Zielgerä t geladen ist, drücken Sie die Taste-Switch-Modul S8 Tasten, unter Berücksich
<刘渝> 在 2025-06-22 上传 | 大小：272kb | 下载：0

[VHDL编程] pin-lv-ji

说明：设计的是一个数字频率计，通过八个七段数码管显示频率值。系统时钟选择的50M的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量从外部输入的数字信号，否则测量系统数字时钟信号模块的数字信号。（附详细PDF文档介
<刘渝> 在 2025-06-22 上传 | 大小：662kb | 下载：0

[VHDL编程] OV9715

说明：OV9715的datasheet，用来实现对OV9715的时序控制-OV9715 the datasheet, OV9715 is used to achieve timing control
<fpga> 在 2025-06-22 上传 | 大小：1020kb | 下载：0

[VHDL编程] Time-Sensitive-Control-Flow-Checking-for-Multitas

说明：Time-Sensitive Control-Flow Checking for Multitask Operating System-Based SoCs
<Eu> 在 2025-06-22 上传 | 大小：574kb | 下载：0

[VHDL编程] PS2_kb

说明：利用PS2接口将键盘按键的通码在数码管上显示出来-PS2-Schnittstelle mit Hilfe der Tasten durch den Code auf der Sieben-Segment-LED-Display
<刘渝> 在 2025-06-22 上传 | 大小：339kb | 下载：0

[VHDL编程] VHDL-LED

说明：设计一个带计数使能、异步复位、带进位输出的增1六位二进制计数器，计数结果由共阴极七段数码管显示-Design a counter with enable and asynchronous reset, brought by a six-bit output of the binary counter, counting the results from the common cathode seven segment display
<ds18b20> 在 2025-06-22 上传 | 大小：58kb | 下载：0

[VHDL编程] EEE

说明：vhdl receive to program in vhdl language
<shine> 在 2025-06-22 上传 | 大小：1.23mb | 下载：0

[VHDL编程] module-signed

说明：乘法器例程采用加法器数乘法器实现17位有符号数相乘-On time-multiplier routines the adder on time-multiplier realize number 17 a multiply symbols
<miao hd> 在 2025-06-22 上传 | 大小：7kb | 下载：0