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[VHDL编程] Rs232_Vhdl_model
说明：RS_232 VHDL model for FPGA coded<Zero> 在 2025-06-20 上传 | 大小：11kb | 下载：0
[VHDL编程] DDS
说明：DDS同 DSP（数字信号处理）一样，是一项关键的数字化技术。DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。-DDS with DSP (digital signal processing), is a key digital technology. DDS is a direct digital fre<jodyql> 在 2025-06-20 上传 | 大小：686kb | 下载：0
[VHDL编程] asyn_fifo
说明： 本文同步FIFO为TPRAM（两端口RAM，一读一写）。有详细verilog 程序以及说明-FIFO divided by clock domain can be divided into synchronous and asynchronous FIFO FIFO, FIFO read and write only one clock synchronous, asynchronous FIFO read and write were a clock. FIFO divided by<jodyql> 在 2025-06-20 上传 | 大小：635kb | 下载：0
[VHDL编程] mpi
说明：MPI接口就是CPU和逻辑之间通信的一个接口，一般使用总线方式，总线一般有两种标准，一种是MOTO模式，另外一种是intel模式。本资料包含verilog程序以及说明-MPI interface is an interface for communication between the CPU and logic, the general way of using the bus, the bus there are two standards, one is the MOTO mode, th<jodyql> 在 2025-06-20 上传 | 大小：120kb | 下载：0
[VHDL编程] flow_proc
说明：流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。此程序就是verilog的实现 -In the pipeline structure is complex logic case, through the sub-stack, the complex logic into a plurality of blocks of a relatively simple implementation<jodyql> 在 2025-06-20 上传 | 大小：224kb | 下载：0