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crc
- 循环冗余校验，crc_16,主要运用在数字通信系统。用verilog HDL编写-Cyclic Redundancy Check, crc_16, mainly used in digital communications systems. Prepared using verilog HDL
Verilog_HDL
- Verilog HDL程序设计教程，非常实用，对学习Verilog非常有用。
8051core-Verilog
- 利用verlilog hdl语言编程，完成了8051内核，非常值得学习硬件描述语言的人看看！-Verlilog hdl programming language to use to complete the 8051 core, very much worth learning hardware descr iption language of the people to see!
mcu_interface
- FPGA与单片机接口，用Verilog hdl写的，仿真波形正确。-FPGA and MCU interface, written using Verilog hdl, simulation waveform correctly.
SystemOfTaxiFeeBasedOnVerilogHDL
- 摘 要：以上海地区的出租车计费器为例，利用Verilog HDL语言设计了出租车计费器，使其具有时间 显示、计费以及模拟出租车启动、停止、复位等功能，并设置了动态扫描电路显示车费和对应时间，显示 了硬件描述语言Verilog—HDL设计数字逻辑电路的优越性。源程序经MAX+PLUS Ⅱ软件调试、优 化，下载到EPF1OK10TC144—3芯片中，可应用于实际的出租车收费系统。 关键词：Verilog HDL；电子自动化设
VerilogHDLDigtialSystemDesign
- Verilog HDL数字设计与综合 夏宇闻译（第二版）-Verilog HDL digital design and synthesis Xia Wen translation (second edition)
FromAlgorithmToAchievmentOfHardware
- 从算法设计到硬线逻辑的实现 Verilog HDL牛人编写的有关经典书籍，其中包含很多例子-From algorithm design to hard-line Verilog HDL logic realize cattle were prepared by the classic book, which contains many examples
HDL
- HDL开发毕业论文，HDL在FPGA上的应用-HDL Development Thesis, HDL in the FPGA application
adma.tar
- 基于AMBA规范的总线VERILOG HDL 源代码-Based on the AMBA bus specification VERILOG HDL source code
VerilogHDL
- 王金明：《Verilog HDL 程序设计教程》程序 把程序部分单独列出来 让你跳过大段文字直接接触源程序 -Wang Jinming:
Freq
- 简易数字频率计，用Verilog HDL编写的，基于Quartus II实现，结构清晰，功能较为全面，能满足简单的频率测量要求-Simple digital frequency meter, using Verilog HDL prepared, based on the Quartus II realize, clear structure, function is more comprehensive to meet the sim
iicreciver
- iic slave verilog hdl code
altera_ram
- 本程序对如何使用altera系列芯片片上ram进行实例演示，采用Verilog HDL语言编写，并使用modelsim与quartus联合进行功能仿真。本原码是红色逻辑开发板的试验程序，值得一看。-This procedure of how to use the altera series chip-chip ram for example demonstration, using Verilog HDL language, and u
VerilogHDLBasicExperiment
- verilog HDL 基础实验源码，比较实用-verilog HDL experimental basis for source code, more practical
VerilogHDLIntegrationExperiment
- verilog HDL综合实验源代码，比较实用-Comprehensive Experiment verilog HDL source code, more practical
clock
- 用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!-Written using Verilog HDL Digital Clock, has been verified in the development of on-board absolute originality, the use of digital tube display!
uartverlog
- 占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号-Occupy fewer resources verilog HDL uart interface adopted a fixed baud rate of 115200, can modify the procedure to modify th
Veilogbook
- 第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL-The first chapter of digital signal pr
VerilogHDL_advanced_digital_design_code_Ch6
- VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高级数字设计源码ch6-Advanced Digital Design VerilogHDL_advanced_digital_design_code_Ch6Verilog HDL source CH6
generic_fifos.tar
- Generic FIFO, writen in verilog hdl