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testadder
- VHDL语言编写的加法器与测试代码，测试可用-Adder VHDL language and test code, the test can be used
fulladder
- single bit full adder
halfadder
- single bit half adder
ADD
- 加法器，实现了基本的二进制加法，带有进位-Adder to achieve the basic binary addition with carry
AdderE
- synplify中tcl语言应用，使用AdderE八位全加器为例，介绍一个设计针对不同器件综合-synplify in the tcl language application, use AdderE eight full-adder as an example, an integrated design for different devices
Verilog
- 全加器的Verilog 实现代码 寄存器的Verilog 实现代码-Low-pass filter integral part of full-adder and register the Verilog implementation code
vhdl
- vhdl半加半减及全加器的实现即功能具体代码的编写-vhdl half-Canadian half-and full-adder function of the realization that the preparation of a specific code
Chapter1-5
- 第一章到第五章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模
Chapter6-9
- 第六章到第九章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模
Chapter11-13
- 第十一章到第十三章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压
RippleCarryadder
- Ripple Carry Adder, This is simple adder circuit implemented in VHDL, date delay can be studied using this circuit.
add4
- 一个用vhdl代码设计的简单的加法器程序-it is a code designed by vhdl ,and it is used for adder
project
- 利用VHDL实现三个简单的程序：BCD加法器；ALU算术逻辑单元；简单密码锁设计，具有输入密码和数据比较两种功能，由M决定是写入还是开锁。而数据写入是采用列地址与输入数相结合的的方法，存入初始密码；开锁时，密码以输入，再输入的数据逐个与输入的一组数据比较，完全吻合则开锁。-The use of VHDL to accomplish three simple procedures: BCD adder ALU arithmetic lo
Ex301
- Java加法运算器，能实现简单的加法运算 -Java adder calculator that can perform simple addition operation
123
- 請設計一個8位元移位暫存器，規格如下： 當控制線S1，S2輸入為00時，平行載入； 當控制線S1，S2輸入為01時，在一時脈內向右shift 1位元； 當控制線S1，S2輸入為10時，在一時脈內向右shift 2位元； 當控制線S1，S2輸入為11時，在一時脈內向右shift 3位元 -Serial Adder
jiafaqi
- 哈尔滨工业大学计算机设计与实践实验，4位并行加法器-Harbin Institute of Technology computer design and practice of experiments, 4-bit parallel adder
add
- 模块采用8 位超前进位加法器实现快速加法运算-Modules use 8-bit adder cascaded fast addition operation
ENT6
- 加法计数器的VHDL工程，程序，仿真图形-adder jishuqi de VHDL FANGZHEN ,CHENGXU
ghjk
- 十进制加法器 示范的的游侠的序号的的剑客骄傲 到家了库文件发动机阿拉斯加法律-Decimal adder demonstration of the Ranger of the serial number of the swordsman proud home of the library file engine Alaska law
Accumulator
- 计算机组成原理实验简单的加法器程序。仅供大家参考。-Computer Composition Theory Experiment a simple adder program. Only for your reference.