[VHDL编程] baud

说明：UART 异步通信串口协议的VHDL实现包括3个基本模块：时钟分频、接收模块和发送模块-UART asynchronous serial interface protocol VHDL consists of three basic modules: clock divider, the receiver module and transmit module
<songjie> 在 2026-01-01 上传 | 大小：1.82mb | 下载：0

[VHDL编程] CIC_bishe

说明：测试CIC滤波器的基本性能,并对CIC滤波器做进一步说明！-To test the basic performance of the CIC filter, and the CIC filter to do further!
<李成龙> 在 2026-01-01 上传 | 大小：5kb | 下载：0

[VHDL编程] VGA_Module

说明：VGA LCD显示汉字，vhdl语言，vga可移植模块-VGA LCD display Chinese characters, the VHDL language, vga portable module
<黄鹏> 在 2026-01-01 上传 | 大小：2kb | 下载：0

[VHDL编程] LED_0000_9999

说明：7段数码管动态显示0000-9999,vhdl语言-7-segment LED dynamic display of 0000-9999, the VHDL language
<黄鹏> 在 2026-01-01 上传 | 大小：1kb | 下载：0

[VHDL编程] keyboardVhdl

说明：PS2键盘接口 ，vhdl语言，可移植模块-PS2 keyboard interface, the VHDL language, portable module
<黄鹏> 在 2026-01-01 上传 | 大小：1kb | 下载：0

[VHDL编程] DS18B20

说明：DS18B20数码管显示温度，vhdl语言编写，可移植模块-DS18B20 digital display temperature, VHDL language, portable module
<黄鹏> 在 2026-01-01 上传 | 大小：2kb | 下载：0

[VHDL编程] tmx

说明：LCD1602显示频率计，vhdl语言编写，可移植模块-LCD1602 display frequency meter, the VHDL language, portable module
<黄鹏> 在 2026-01-01 上传 | 大小：1kb | 下载：0

[VHDL编程] signalgen

说明：可调信号发生器，用于产生正弦波，方波，三角波和锯齿波-Adjustable signal generator used to generate sine wave, square wave, triangle wave and sawtooth
<万里> 在 2026-01-01 上传 | 大小：2kb | 下载：0

[VHDL编程] dclock

说明：数字秒表设计：设计计时范围为0.01—1h的数字秒表，程序分为分频，计数和显示三个模块-Digital stopwatch design: the design timing range of 0.01-1h digital stopwatch program is divided into three divider, counting and display module
<万里> 在 2026-01-01 上传 | 大小：3kb | 下载：0

[VHDL编程] freq

说明：数字频率计：由一个测频控制信号发生器，八个有使能十进制计数器及一个32为寄存器组成-Digital frequency meter, eight energy decimal counter and a 32 for the registers: a frequency measurement control signal generator
<万里> 在 2026-01-01 上传 | 大小：1kb | 下载：0

[VHDL编程] matlab_code

说明：无线通信FPGA设计[田耘等编着][程序源代码]-FPGA design of wireless communication [Tian Yun ed] [source code]
<ch> 在 2026-01-01 上传 | 大小：44kb | 下载：0

[VHDL编程] traffic

说明：verilog信号交通灯源代码，不含测试文件-this is a traffic.writing by verilog,but it is not good.
<liuyang> 在 2026-01-01 上传 | 大小：324kb | 下载：0