搜索资源列表
verilog
- 采用用verilog语言编写的全数字锁相环的源代码。-Verilog language used by all-digital phase-locked loop' s source code.
PLL(lin)
- 锁相环的设计主要用于载波跟踪代码，在载波跟踪捕获当中可能会用到的源代码-PLL design is mainly used for carrier tracking code, the carrier capture which may be used to track the source code
Cckk6
- 通信系统仿真原理与无线应用第六章的程序，是关于锁相环与微分方程的。-failed to translate
VHDLDPLL
- 基于VHDL 的全数字锁相环的设计，里面包含了最核心的程序。-VHDL-based all-digital phase-locked loop design, which contains the core procedures.
DSP3
- 基于DSP的三相软件锁相环设计基于DSP的三相软件锁相环设计-DSP-Based Design of SPLL
pll-matlab
- 通信常用锁相环仿真－matlab格式－有简单注释。-Communications Common PLL simulation-matlab format- a simple comment.
DPLL
- 全数字锁相环的verilog设计，已通过仿真验证能迅速锁定相位-Digital phase loop lock design with verilog
altpll0
- 锁相环的证实程序，可以在任何编译器中执行，但是要是TI公司的平台。-Confirmed by phase-locked loop process can be run on any compiler, but if TI' s platform。
003
- 只是一个利用MATLAB实现同步数字锁相环仿真程序-Is just a realization of synchronous digital phase-locked loop using MATLAB simulation program
255
- 全数字锁相环的Verilog源代码，经过仿真调试-All-digital PLL Verilog source code, through the simulation to debug
DPLL_verilog_a
- 用verilog语言描写设计的全数字锁相环，pDF资料-With the verilog language to describe the design of all-digital phase-locked loop, pDF information
dig_pll
- 一个简易的数字锁相环，可以产生一个与输入同频同相的输出时钟-A simple digital PLL can generate an input in phase with the same frequency output clock
mypll_qpsk
- MATALAB编写的QPSK用于载波同步的锁相环，其结构为平方环-MATALAB编写的QPSK的用于载波同步的锁相环，其结构为平方环
PLL
- simulink 仿真锁相环的一个pdf-a pdf of pll using simulink
soniclean200812161411248509
- 这是一篇关于cmos锁相环频率合成器的文章-this is an article of cmos pll
PLL
- 利用锁相环，比较好的实现了载波同步-PLL
PLLC
- 平方载波同步法的MATLAB实现 锁相环部分的仿真程序 结果正确 可以直接使用-PLLC.M
altpllpll
- 用VHDL语言编写的锁相环源代码，可用于配置FPGA，在FPGA中实现ＰＬＬ功能。-VHDL language with PLL source code, can be used to configure the FPGA, PLL function is implemented in the FPGA.
QPSK4_Weitongbu
- 关于定时同步的Matlab仿真代码，采用锁相环技术实现-Matlab code for Timing recovery using PLL
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- 仿真锁相环 及锁相环的MATLAB代码-pll MATLAB