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DPLL_Circuit
- 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。-In this paper, that all-digital phase-locked loop based on a FPGA design using first-order DPLL method, and give
clkrecoveryDPLL
- 用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。-Clock recovery for all-digital phase-locked loop design, the clock jitter can be removed.
pllddfs
- 一种基于锁相环的数字频率合成器的设计-Based on Phase-Locked Loop Digital Frequency Synthesizer Design
c8051f120_PLL
- c8051120锁相环，定时器3的初始化和使用-c8051120 PLL, timer initialization and use of 3
SW
- FPGA弹弓无线呼叫系统分发射和接收两大部分。发射部分采用锁相环式频率合成器技术-FPGA slingshot wireless call system transmitting and receiving at most two. Part of the launch phase-locked loop frequency synthesizer using technology
mc145170
- 这是锁相环芯片MC145170程序，单片机是用at89s52的-This is the procedure MC145170 PLL chip, microcontroller AT89S52 is the
Matlabquanshuzisuoxianghuanfangzhenmoxing
- 在总结前人提出的一些锁相环仿真模型的基础上，用Matlab语言构建了一种新的适用于全数字仿真模型。
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实
DPLL_verilog
- 一阶全数字锁相环VERLOGIC程序代码，调试通过。-First-order DPLL VERLOGIC program code, debugging through.
DIGTAL_FIR
- 环路滤波器的设计，基于FPGA的锁相环应用。-Loop filter design, FPGA-based PLL applications.
Matlab_model
- 在MATLAB环境下，对全数字锁相环的仿真，分析锁相环的性能参数-In the MATLAB environment, to all-digital phase-locked loop simulation, analysis of the performance parameters of phase-locked loop
3DPLL_fangan
- 介绍了数字锁相环的3种设计方法，并对各自的工作原理做了详细分析。-Introduction of digital phase-locked loop of three kinds of design methods, and their working principle to do a detailed analysis.
weifenqi
- 微分器：利用数字锁相环进行位同步信号提取的关键模块-Differentiator: the use of digital phase-locked loop for bit synchronous signal extraction of key modules
dpll_fpga
- 基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案-FPGA-based design of digital phase-locked loop, a by the differential ahead of/lag type seizure constitutes a digital phase-locked loop phase of the Verilog-HDL mode
adpll
- 全数字锁相环 功能与74297相同 提供参数配置-All-digital phase-locked loop function and to provide parameters to configure the same 74,297
pll-linear
- 该程序描述了二阶锁相环的环路滤波器的设计和线性模型分析-The program describes the second-order PLL loop filter design and linear model analysis
PLL
- 锁相环原理的Matlab仿真程序（调试修改不同参数得到不同波形图）-Phase-locked loop principle Matlab simulation program (debugging modify the different parameters of different waveforms)
pll
- 数字锁相环教案。 数字锁相环教案。-DPLL lesson plans. DPLL lesson plans.
QPSK
- 基于锁相环的BPSK，QPSK的调制解调程序，并给出了仿真结果-Phase-locked loop based on the BPSK, QPSK modulation and demodulation of the procedures and simulation results
sxh
- 一个初步的数字锁相环程序，没有测试文件，应该可以运行。-DPLL an initial procedure, there is no test file should be able to run.