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- 数字秒表的VHDL设计,能精确到百分秒,在6位数码管上显示,分别有秒,分,小时,通过目标芯片EPF10KLC84-4验证-VHDL design of digital stopwatch, accurate to the percentage of seconds in the six digital tube display, respectively, have seconds, minutes, hours, through th
mpdma.tar
- DMA VHDL 设计IP核经常遇到大数据交换要用DMA,本IP核来自开源组织,免费开源版-DMA VHDL design IP core often encountered in large data exchange to use DMA, the IP core from the open-source organizations, free open source version
clock
- 用vhdl设计实现的多功能电子钟,可有日历,闹钟,修改等多种功能-With VHDL Design and Implementation of the multi-functional electronic bell, can have a calendar, alarm clock, to amend a variety of functions such as
vhdl
- VHDL学习手册,适合初学VHDL者和在设计VHDL时有疑问者。-VHDL learning manual, suitable for novice VHDL and VHDL in the design of those who have doubt.
VHDL
- 基于VHDL状态机设计的智能交通控制灯VHDL程序-VHDL-based state machine design of intelligent traffic control lights VHDL procedures
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- wARM体系结构的VHDL设计,研究ARM体系设计很有用-WARM VHDL architecture design, research useful ARM System Design
clock
- 用高速硬件语言VHDL设计的全功能数字钟,经测试运行稳定-VHDL language used high-speed hardware design full-function digital clock, tested and stable operation
clk
- 现代电子系统课程设计 基于DDS技术利用VHDL设计并制作一个数字式移相信号发生器。 (1)基本要求: a.频率范围:1Hz~4kHz,频率步进为1Hz,输出频率可预置。 b.A、B两路正弦信号输出,10位输出数据宽度 c.相位差范围为0~359°,步进为1.4°,相位差值可预置。 d.数字显示预置的频率(10进制)、相位差值。 (2)发挥部分 a.修改设计,增加幅度控制电路(如可以用一乘法器控制输
VHDL
- 状态机及其VHDL设计,详细介绍了状态机的基本结构、功能和分类,以及有限状态机的一般设计思路与方法、状态机编码方案的恰当选取、Moore和Mealy状态机的本质区别及设计实现-State machine and the VHDL design, described in detail the basic structure of state machines, function and classification, as well a
cpu
- cpu的vhdl设计实现加法减法乘法运算-cpu VHDL Design and Implementation of multiplication addition subtraction
DPLL(VHDL)
- 使用VHDL语言进行的数字锁相环的设计,里面有相关的文件,可以使用MUX+PLUS打开-The use of VHDL language of digital phase-locked loop design, there are relevant documents, you can use MUX+ PLUS Open
VHDL-ROM4
- 基于ROM的正弦波发生器的设计:1.正弦发生器由波形数据存储模块(ROM),波形发生器控制模块及锁存模块组成 2.波形数据存储模块(ROM)定制数据宽度为8,地址宽度为6,可存储 64点正弦波形数据,用MATLAB求出波形数据。 3.将50MHz作为输入时钟。 -ROM-based design of the sine wave generator: 1. Sinusoidal waveform generator by t
vhdl-digital-clock-design
- 设计一个具有特定功能的数字电子钟。准确计时,以数字形式显示h、min、s 的时间。小时的计时要求为二十四进位,分和秒的计时要求为六十进位。 该电子钟上电或按键复位后能自动显示系统提示00-00-00,进入时钟准备状态;第一次按电子钟功能键,电子钟从0时0分0秒开始运行,进入时钟运行状态;再次按电子钟功能键,则电子钟进入时钟调整状态,此时可利用各调整键调整时间,调整结束后可按功能键再次进入时钟运行状态。 -Designed wit
VHDL
- 1、 设计一个简易电子琴。要求能演奏的音域为中音的 1 到高音的 1。 2、 用GW48-PK2中的8个按键作为琴键。 3、 GW48-PK2中有扬声器。 4、 可以使用GW48-PK2上的12MHz作为输入时钟信号。 -1, the design of a simple flower. Requirements can play for the tenor of the range of 1 to treble the
+VHDL
- 很详细用VHDL写的自动售货机程序有详细的说明和设计要求实现功能-Very detailed written using VHDL vending machine procedure is described in detail and design requirements for the realization of function
VHDL
- 采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下: 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道(ch1、ch2、ch3、ch4),每个通道配备100 Bytes的RAM,当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出,输出时钟由外部数据读取电路给出。 6.具备
sdram_design
- SDRAM存取控制器设计书,包含标准的SDRAM读写控制功能,和自动刷新功能。对VHDL设计初学者很有帮助。密码MMCTEAM。-SDRAM access controller design books, contain standard SDRAM read and write control functions, and auto refresh function. VHDL design helpful for beginners
vhdl-devider
- 基于vhdl的分频器设计,分频器在数字系统设计中应用频繁-VHDL-based design of the divider, divider in the digital system design applications frequently
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- 8 位单片机与以太网控制器 RTL8029 接口的VHDL 设计-8-bit Microcontroller with Ethernet Controller RTL8029 Interface VHDL design
The_design_of_MIPS_CPU(VHDL)
- MIPS CPU设计实例的完整文档,台湾一个大学生的MIPS CPU完整设计文档,内附设计代码。-a complete document of MIPS CPU design , a Taiwan university students complete MIPS CPU design document, containing the design code.